verilog 設(shè)計電子鐘

在滬江關(guān)注大雜燴的滬友李樂凡遇到了一個關(guān)于的疑惑，已有1人提出了自己的看法。

知識點疑惑描述

verilog 設(shè)計電子鐘

知識點相關(guān)講解

我寫的： module en(incode,outcode,s,gs,es); input[7:0]incode; input s; output[2:0]outcode; output gs,es; wire[7:0]incode; wire s,gs,es; wire[8:0]a; reg[4:0]mc; //輸入輸出端口定義 assign a={s,incode}; assign outcode=mc[4:2]; assign gs=mc[1]; assign es=mc[0]; always@(incode or s) begin casex(a) 9'b1XXXXXXXX: mc=5'b11111; 9'b011111111: mc=5'b11101; 9'b0XXXXXXX0: mc=5'b00010; 9'b0XXXXXX01: mc=5'b00110; 9'b0XXXXX011: mc=5'b01010; 9'b0XXXX0111: mc=5'b01110; 9'b0XXX01111: mc=5'b10010; 9'b0XX011111: mc=5'b10110; 9'b0X0111111: mc=5'b11010; 9'b001111111: mc=5'b11110; endcase end endmodule

—— zhang0919

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